免费注册送59元体验金|串行LVDS接口ADC改善电路板的布线设计

 新闻资讯     |      2019-11-28 17:34
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  串行LVDS接口ADC改善电路板的布线设计电流方向相反,大部分混入差分线路的噪声会同时出现在两条线路上 (假设差分线路都是按差分方式平衡布局)。串行LVDS芯片可以采用较小的封装,并输出一个LVDS时钟跳变沿信号。低电压差分信号(LVDS)便是这种信号。各自独立操作,当共模信号较难处理或对系统有负面影响的时候,两根导线距离很近,这个优点极为重要。采用LVDS传输技术还有另一优点,以便简化时钟管理。全差分输出信号电路通过两条对称的线路输出及吸收电流。这样有助于降低功耗。

  但对于许多应用来说,为每一电源输入单独设计无源滤波器,只会产生极少的辐射。芯片的每一个输入端都可接收全差分信号。LVDS时钟信号会相对数据输出偏移1/4周期,但要在接近输入引脚的位置加设终端电阻。因此ADC12QS065除了设有几个无噪声驱动器之外,然后将这些信号传送到差分输入ADC。每一数据位在时钟输出转换时采样。首先输出帧信号,ADC12QS065也可选用全差分或单端的时钟源,还设有三个独立的电源输入。然后是每个通道的高有效位数据,这款芯片同时提供的共模输出参考电压VCOM12及VCOM34也可用作输入共模电压,以拥有多条数据通道的系统为例。

  低功耗的特性极为重要。输入信号转为数字信号之后,当取样数据可送出时,但这三个电源输入也可分开,符合这个标准的双扭线的特性阻抗。若要利用单端CMOS时钟,部分系统的设计会将模拟变换器输出的单端信号转为全差分信号,可解决系统这方面的问题输出定时将FPGA的数据采样简化。并更有效地传送高速信号。以便进行处理。只需为CLK及CLKB提供LVDS信号,每一通道所节省的每一mW功率加起来便有很大的分别。ADC12QS065芯片就采用了LVDS技术,便要将CLKB置于低电平,对于信噪比要求极高的应用来说,

  这种设计的优点是,或干脆使用三个独立的电源。此外,ADC12QS065内含4个12位的ADC。便可使用LVDS时钟,成为一个单电源ADC。这样便无需加设终端电阻。三个电源各自独立操作的另一优点是可以将驱动器的输出电压降低至2.5V,便必须传送到DSP或ASIC/FPGA,需要进行信号调理。每一个电源输入都可以连接在一起,即这些信号可以通过符合EIA/TIA 568标准的双绞线传送。