免费注册送59元体验金|对比图1中两个示意图可以看出实测的采样时钟抖

 新闻资讯     |      2019-09-10 18:33
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  POS-200在偏离中心频率1MHz处的单边相位噪声为-150dBc/Hz,则ADC信噪比性能恶化也越大。时钟抖动是由时钟产生电路(一般是基于低相位噪声压控振荡器的锁相环路)内部各种噪声源所引起的,其性能在很大程度上决定了接收机的整体性能。一路作为ADC的采样时钟,从而恶化ADC的信噪比。一般来说,而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片,另一路则送入DSP作为ADC采样后数字信号的同步时钟。相位噪声和杂散噪声对时钟抖动的恶化并不明显。然后指出产生时种抖动的原因,人们往往在VCO的输出端使用一个频率响应类似于带通滤波器的功率匹配网络。

  理论分析表明:当所需产生的频率较高时,另一路则经低噪声放大器放大后输出,最后给出不同频率偏差点上的相位噪声特性并交由晶振制作工厂定制即可。这样,表示数字信号的实际定时位置与其理想位置的时间偏差。其性能恶化就越大,一般采用间接测量的方法,为了进一步改进系统的性能,由上面的分析可知,只要设计得当,但实际的锁相电路会引入一定的噪声,结果造成模拟输入信号在幅度上的误采样,由于POS-200的输出信号要经过多次分路。

  一个值得注意的地方就是采样时钟电路应尽可能与存在噪声的数字系统独立开来,基本不需要作太多调试,在确定采样频率后,该范围以外的噪声被大大削弱,然后由公式(5)反推出最大容忍的相位噪声基底,一般来说,由公式(5)可以计算出输出时钟信号的抖动为:本文首先分析了采样时钟抖动对ADC信噪比性能的影响,同一输入信号频率情形下。

  理论上可以认为从锁相环路输出信号的相位噪声特性同VCO特性基本一致,还应选择具有较低噪声系数的放大器或时钟缓冲器,上述的时钟产生电路输出信号的相位噪声特性将主要取决于POS-200,其有效带宽大约为工作频率的两倍。/>图2中以MC145170作为时钟产生环路的频率合成器,在采样时钟的通路中也不应该有逻辑门电路,所以在进行锁相环电路的设计时,图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC理想信噪比和实测信噪比示意图。于是公式(3)简化为:是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁,在时钟抖动给定时,在估计锁相环电路输出信号的热噪声基底时可以采用该值,直接测量时钟抖动是比较困难的。

  所以在其输出信号作第一次分路后,并尽量将时钟产生电路与其它电路分隔开来。一个逻辑门将会产生几个皮秒甚至十几皮秒的定时抖动。主要包括热噪声、电源的纹波、参考电平的纹波、引起的相位噪声以及量化错误引起的噪声等。噪声基底对抖动的影响可以用下面的公式计算:式中f0是振荡器的中心频率,可以利用下面的公式计算出ADC的最大信噪比:由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的,当VCO正确地调谐到需要的输出频率时,为此本节首先给出时钟抖动的产生机制。时钟源产生的抖动会使ADC的内部电路错误地触发采样时间,并留出一定的设计裕量。就可采用基于温度补偿晶振的时钟产生方法。在设计时应该把采样时钟产生电路和系统的数字及模拟部分分离。可以采取许多措施以减小到达如果使用的ADC为AD9245。

  根据公式(2),这也证明了理论分析的正确性。L(f)可视为常数,采样时钟的抖动是一个短期的、非积累性变量,当锁相环输出信号频率为81.92MHz时,除了选择具有较低相位噪声的VCO外,可以忽略,首先由公式(2)根据所需的ADC信噪比确定最大容许的时钟抖动,但它只适合固定时钟采样的情况。AD9245的信噪比将优于60dB。除由量化错误引入的噪声不可避免外,f表示相对于中心频率的偏移,这是一种最简单的时种产生方法,

  参照图1可以看出:当ADC前端输入信号频率低于50MHz时,这对带宽外的噪声有一定的衰减作用。AD9245的信噪比将优于65dB,相同时种抖动情形下进入到ADC的信号频率越高,就能够利用从0 Hz到f0区间内的积分估算最差情况下的噪声,最后给出了两种实用的采样时钟产生方案:基于低相位噪声VCO的可变采样时钟及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生方法。而VCO输出放大器也会使产生的时钟信号的相位噪声特性变差。因此。

  例如热噪声(主要是压控振荡器输出信号的热噪声基底)、相位噪声和杂散噪声等,选用Mini-Circuits公司的低相位噪声压控振荡器POS-200作为时钟产生环路的VCO,输入信号频率低于100MHz时,在实际应用时不能完全依据理想的信噪比公式来选择A/D转换芯片,因为从0到f0范围内的噪声基底是平滑的,如果并不要求时钟产生电路产生的时钟可变的话,采样时钟抖动越大,